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该例子来自《Java案例开发集锦》 import java.applet.Applet; import java.awt.Color; import java.awt.Graphics; import java.awt.Image; public class Descartes extends Applet { int AppletWidth,AppletHeight; Image OffScreen; Graphics drawOffScreen; public void init() { setBackground(Co ...
尼日利亚-希腊【折翅雄鹰】 今天尼日利亚出局了,尼日利亚和韩国2v2还是出局了,其实送尼日利亚不是韩国队而是对希腊时的裁判。 尼日利亚——S-凯塔 写道 第33分钟,卡拉古尼斯的远射被尼日利亚后卫顶出。半分钟后,尼日利亚的S-凯塔在无球的情况下故意蹬踏托罗西迪斯,结果被主裁判直接出示红牌将其罚下。  尼日利亚上半场已经1:0领先,而且局面明显占优,哎。后来1:2输了。 德国-萨尔维亚【西班牙主裁——马伦科】 克洛泽 写道 第36分钟,克洛泽在防守时吃到第两张黄牌被红牌罚下。   而在此前,小组赛首轮,德国队4-0大胜澳大利亚,堪称各组首轮表现最抢眼的队伍;塞尔维亚0-1遭加纳 ...
南美洲很猛 五只球队:阿根廷、巴西、乌拉圭、巴拉圭、智利 乌拉圭(A组)也是,两胜一平 A组第一出线,1/8对韩国。 阿根廷(B组)就不用说了,老马主帅+梅西 已经三战全胜 B组第一出线,1/8对墨西哥。 巴拉圭(F组)现在一战一平,现在F组第一,最后对新西兰,很可能第一出线打E组(日本)。 巴西(G组)现在两战全胜,现在G组第一,已经出线,1/8对(可以西班牙) 智利(H组)现在两战全胜,现在H组第一,出线可能性大,最后对西班牙,顶住。   非洲很郁闷 球队:南非(东道主)、尼日利亚、阿尔及利亚、加纳、喀麦隆、科特迪瓦 南非(A组)和法国一起出局了。 尼日利亚( ...
“足球是圆的”,挺喜欢这一句话的,自己的理解就是足球比赛有着很大的不确定性。 百度上看看是哪个说的: 最先讲这句话的是前西德国家队教练赫贝格 1954年,西德在决赛中以3:2击败匈牙利,首次夺得世界杯冠军,令人跌破眼镜,因为在不久之前的首轮分组赛,西德还以3:8大败给同一个对手。赫贝格遂说了脍炙人口的那句话:“足球是圆的。”比喻在球场上,什么都会发生。 赫贝格还有另一句名言:“足球是90分钟的比赛。”在那场决赛中,最先还不到10分钟,匈牙利便率先两度攻破西德的龙门,换了其他球队,都会认为强弱悬殊,以至泄气和“放软档”。但当大家认为大局已定的时候,最后西德却连追3球。赫贝格 ...
一般在进行硬件设计的时候都要用软件模拟一下基本的实现。 上例子: import java.util.ArrayList; import java.util.List; import java.util.Queue; import java.util.concurrent.ConcurrentLinkedQueue; public class Dido { static final int LEN = 10; static final int COL = 3; static final int aLEN = 1; static final int bLEN = 2; ...
1,readmem,readmemb,readmemh都可以实现: readmemh例子: `timescale 1ns/100ps module readmem_tb; reg [7:0] Mem[0:'h7ff]; initial begin $readmemh ("frame.mif",Mem); end endmodule   用到的frame.mif文件: @000 //* ********** 1s frame data **************/ 00 01 02 03 04 05 06 07 0 ...
【原文】http://www.fpganotes.com/post/32/ 类似VHDL的Generic语句,Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html#8.0%20Module%20Instances传递的参数是子模块中定义的parameter。传递的方法:1、module_name #( parameter1, parameter2) inst_name( port_map);2、module_name #( .parameter_name(para_va ...

Verilog的资料

1,Verilog-1995 Quick Reference Guide http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html#8.0%20Module%20Instances
1,for语句的使用 `timescale 1ns/1ns module add16(a,b,c0,sum,cout); input [15:0] a,b; input c0; output [15:0] sum; output cout; reg [15:0] p,g,sum; reg [16:0] CA; reg cout; integer i; always @(a or b) for(i=0;i<=15;i=i+1) begin p[i] = a[i] ...
1,异步复位的实现: `timescale 1ns/1ns module d1( input c, input d, input r, output q); reg a; assign q = a; always @(posedge c or posedge r) if(r) a <= 0; else a <= d; endmodule  2,同步复位的实现 `timescale 1ns/1ns module d2( input c, input d, input r, o ...
看看2000-4000万的车,第一感觉已经不是贵了,感觉这车醋。
1,不管是什么,总能做的更好。看到非常好的东东,总是忍不住惊叹啊。  
感叹生活的美好,是为了更好地去珍惜生活。 感叹技术的伟大,画面的细致,是为了告诉我其实美很简单,一些美好的东西来源于基本。
原文:http://www.luanxiang.org/blog/archives/979.html 1.长期的任务,要尽早开始 一般来说,长期任务总是比较烦人,也有难度,而人心里总有逃避困难的趋势,最后的结果或者是最后干脆放弃,或者是剩下一点点时间手忙脚乱地赶工;我 ...
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